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想学verilog的请进

给大家提供一本夏老师几年前写的教材的电子版，虽然这几年版本更新很多，但作为verilog初级学习的教材已经足够了。教材只能提供概念和示例，光看书是没用的，真正算学会verilog是要勤于练习并且通过实际的工程锻炼去逐渐掌握。
另外还给大家提供一些verilog code的样本，结合看书去看看实际编写这些code的时候是怎么处理的。如果有条件，可以借助modelsim把这些code进行一下仿真，观察一下信号波形和时序关系，这样会使你对verilog语言=>数字逻辑电路的映射关系有更深刻的了解。
有任何问题可以在本版中提出，我会和大家一起讨论解决。
最后，欢迎大家加入学习verilog的行列中来！

支持~~~
不过打算学VHDL，给点建议吧，verilog和vhdl选哪个啊？

回复 沙发 的帖子

从难易的角度：推荐verilog，如果有c的基础学起来不会很难。但是不要以为就跟c一样，因为最重要的是对逻辑电路的理解
从发展的角度：推荐verilog，vhdl在97年后就没有新的标准了，而verilog之上有偏重于验证的systemverilog，另外还有systemC等更像c的硬件描述语言，从发展的趋势看，verilog应该比vhdl生命力强些

但是偶们实验室基本上用的都是VHDL语言，只有测试程序才偶尔用一下Verilog
偶曾经学过Verilog，现在看VHDL的程序看多了，那个都忘光光了(O.O)

回复 地板 的帖子

其实不论verilog还是vhdl，最终目的都是实现满足时序要求的数字电路，只是方式不同而已。我虽然学的verilog但是实际中也免不了接触vhdl的代码。
这个真是先入为主的问题，不存在谁优谁劣。不管哪种语言，在设计电路的过程中有问题，一样可以交流:)

恩。。。向伯恩学习~~~:y阴险;

verilog与vhdl只要学会其中之一，另一个就非常好学！